칩렛(Chiplet)이 집적회로(IC) 설계의 혁명을 일으키고 있다
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알리스테어 위닝(Alistair Winning), 마우저 일렉트로닉스
2026년 6월 19일
수년 동안 시스템 온 칩(SoC) 설계는 더 높은 집적도로 나아가는 길이었다. 이 경로는 우수한 전력 효율을 유지하면서 더 작고 빠른 디바이스를 요구하는 업계의 필요에 의해 어느 정도 주도되어 왔다. 단일 다이에 더 많은 기능을 탑재하는 것은 이러한 요구를 충족하고 시스템 설계를 단순화하는 데 도움이 되었지만, 상황이 점점 더 복잡해지고 공정 노드가 더욱 특화됨에 따라 이러한 접근 방식은 한계를 드러내고 있다.
칩렛은 모놀리식(단일 칩) 설계를 단일 패키지 내에서 결합할 수 있는 모듈형 빌딩 블록으로 쪼개어 앞으로 나아갈 다른 경로를 제시한다. 이러한 집적 디바이스는 개별 집적회로(IC)와 단순한 주문형 반도체(ASIC) 또는 특정 용도 표준 제품(ASSP)에서 점차 복잡한 SoC로 진화해 왔다. ASIC, ASSP, SoC는 모두 단일 반도체 공정을 사용하여 단일 웨이퍼에서 제작된다는 한 가지 공통점을 가지고 있다.
이 접근 방식은 크기 감소 및 출시 기간 단축과 같은 분명한 이점을 제공했지만, 기술이 발전함에 따라 더욱 뚜렷해지는 새로운 단점들도 가져왔다. 여러 지식 재산(IP) 조각들을 하나의 독립체로 결합하는 과정은 복잡하며, 더 크고 복잡한 기능이 SoC에 통합될수록 이러한 복잡성은 증가한다. 원하는 IP 블록이 특정 제조 노드에 최적화되어 제공될 것이라는 보장이 없으며, 이는 최적화를 지연시키거나 프로젝트 일정을 맞추기 위해 다른 IP 블록을 선택하는 타협을 요구할 수 있다. IC는 단일 노드에서 특정 제조 공정을 사용하여 제작되므로, 개발자가 다른 공정이 필요한 IP 블록(예: 전력 회로)을 통합하려는 경우 전체 칩을 더 큰 노드에서 구축해야 한다. 이는 디지털 섹션의 성능을 저하시키고 효율성을 크게 떨어뜨린다.
더 많은 기능이 추가될수록, 단 하나의 결함으로도 웨이퍼의 더 큰 부분을 사용할 수 없게 되어 수율이 감소하고 결과적으로 비용이 증가한다. 동시에 실리콘 카바이드(SiC) 및 질화 갈륨(GaN)을 포함한 와이드 밴드갭(WBG) 반도체와 같은 신흥 기술은 기존의 모놀리식 SoC 설계에 쉽게 통합될 수 없어, 그들이 제공하는 효율성 및 성능의 이점을 최대한 활용하는 데 한계가 있다.
칩렛, 한계를 극복하다
이러한 단점들은 SoC 설계 과정을 늦추고 비용을 증가시켰지만, SoC가 제공하는 이점이 궁극적으로 단점을 능가하기 때문에 널리 채택되는 것을 막지는 못했다. 이러한 한계들은 시스템 통합의 대안적 접근 방식으로서 칩렛의 개발을 이끌었다.
칩렛은 서로 다른 다이를 단일 패키지로 통합한다. 이를 통해 서로 다른 공정 노드에서 제작된 IP 블록들을 단일 패키지 내에 통합할 수 있다. 기능을 더 작고 단순한 다이로 분할하면 수율이 향상되고 설계자에게 더 많은 조립 유연성이 제공된다. 또한 이 접근 방식은 와이드 밴드갭 전력 디바이스 및 포토닉스와 같이 첨단 노드에 통합하기 어려운 기술들의 통합을 가능하게 한다.
높은 수율을 통해 가능해진 비용 절감과 함께, 칩렛은 신규 사업 진입 장벽을 낮춘다. 어떤 경우에는 재사용 가능한 IP를 통해 초기 설계 비용을 줄일 수도 있다. 조직은 필요한 IP 블록을 선택하고 인터포저 (그림 1)와 같은 패키지 레벨 인터커넥트를 통해 다이를 연결할 수 있다. 또한 특정 산업이나 기능에 대한 자격을 이미 갖춘 검증된 다이를 사용하면 인증(예: 자동차 안전 무결성 수준(ASIL)을 포함한 ISO 26262 요구 사항 충족)이 훨씬 간단해진다.
그림 1: IP 블록을 모놀리식 설계로 결합하는 대신, 칩렛은 개별 IP 블록을 취하여 함께 작동하도록 만든다. (출처: imec; 사용 허가됨)
칩렛을 사용하는 것은 최첨단 제조 기술을 통합할 때 설계 위험을 줄이는 데에도 도움이 된다. 이러한 설계는 비용이 많이 들고 일반적으로 수율이 낮으며 전체 SoC를 제작할 때 시간이 많이 소요된다. 칩렛을 사용하면 설계자는 꼭 필요하고 가장 유익한 곳에만 최신 제조 기술을 적용할 수 있다. 설계 내의 다른 칩렛은 신뢰할 수 있고 검증되었으며 덜 비싼 노드를 사용하여 성능, 크기, 효율성 및 비용의 최적의 균형을 제공할 수 있다.
예를 들어, 칩렛 설계에는 최신 최고 성능 기술로 제작된 인공지능(AI) 가속기, 전력을 효율적으로 전달하는 GaN 배전 칩렛, 검증된 솔루션을 제공하고 허용 가능한 비용을 유지하기 위해 구형 미세 공정을 적용한 표준 통신 칩렛, 공간을 절약하고 성능을 높이는 고밀도 3D 메모리 칩렛이 포함될 수 있다. 이러한 설계는 모놀리식 다이에서는 결코 달성할 수 없는, 단일 패키지 내 완전한 시스템이 될 것이다 (그림 2).
그림 2: 칩렛과 모놀리식 다이 접근 방식의 성능 및 비용 비교. (출처: Keysight)
또한 칩렛 기반 설계는 새로운 칩렛이 출시될 때 제품 변형 및 성능 업그레이드를 더욱 쉽게 만들어 준다. 팀이 자체 IP를 개발하는 경우, 칩렛 전반에 걸쳐 기능을 분할하여 병렬 개발을 가능하게 하고 전체 설계 시간을 단축할 수 있다.
이론은 이상적으로 들리지만, 이를 실행에 옮기는 것은 흔히 훨씬 더 어렵다. 초기에는 칩렛 간의 통신을 포함하여 주요 장애물이 있었다. 칩렛 기반 솔루션이 경쟁력을 갖추려면 통신 성능, 특히 속도와 지연 시간(latency)이 SoC 내 IP 블록 간의 통합 통신과 비슷해야 했다.
이 요구 사항은 이러한 칩렛 혁명의 초기에 특히 그러했다. 처음에 이 아이디어는 인텔(Intel) 및 AMD와 같은 대형 다국적 기업이 AI에 막대한 투자를 한 구글(Google) 및 메타(Meta)와 같은 고객을 위해 개발했다. 이러한 조직들은 칩렛 기반 설계를 구현하는 자체 방법을 개발할 수 있는 엔지니어링, 시간, 재정적 자원 및 IP 라이브러리를 보유하고 있다. 그러나 더 넓은 시장에 도달하고 칩렛의 잠재력을 최대한 발휘하려면, 특히 서로 다른 공정에서 구축된 칩렛 간의 원활한 통신을 가능하게 하는 고속, 저지연 인터커넥트에 대한 표준화가 필요했다.
이를 달성하기 위해 반도체 제조업체 및 주요 고객 그룹은 고속, 저지연 칩렛 통신을 위한 개방형 표준을 개발하기 위해 컨소시엄을 구성했다. 그 협력의 결과로 2022년에 UCIe(Universal Chiplet Interconnect Express) 표준이 도입되었다. UCIe는 물리 계층 및 다이-투-다이(die-to-die) 어댑터는 물론, 칩렛이 CXL(Compute Express Link) 및 PCIe와 같이 일반적으로 사용되는 프로토콜에 액세스할 수 있도록 하는 프로토콜 계층을 정의한다. 이 컨소시엄은 140개 이상의 회원사로 성장했으며 표준은 계속 발전하고 있다.[1]
2.5D 대 3D 칩렛
UCIe와 같은 표준이 칩렛 간의 통신을 다루는 한편, 이러한 다이들을 물리적으로 통합하는 것은 추가적인 설계 고려 사항을 발생시킨다.
현재 칩렛 기반 SoC 설계에는 2.5D와 3D의 두 가지 주요 유형이 있다. 2.5D 설계는 일반적으로 실리콘 인터포저 위에 칩렛을 수평으로 인접하게 배치하여 통신에 필요한 고밀도 배선 인터커넥트를 제공한다. 3D 설계는 칩렛을 서로의 위에 쌓아 올린다.
각 접근 방식에는 고유한 트레이드오프가 있다. 2.5D 구현에서 칩렛은 실리콘 인터포저 전체에 분산되어 더 예측 가능한 열 동작을 생성한다. 이 아키텍처는 또한 3D보다 설계, 테스트 및 제조가 더 쉽고 더 성숙한 공급망을 갖추고 있다. 다양한 공정 노드를 지원하는 데 더 큰 유연성을 제공하므로 고성능 컴퓨팅, 대규모 네트워킹 SoC 및 AI 가속기에 매우 적합하다. 그러나 인터포저에 의존하면 비용이 증가하고 라우팅 복잡성이 유발될 수 있다.
3D 구현에서 칩렛은 수직으로 쌓이고 실리콘 관통 전극(TSV) 또는 하이브리드 본딩으로 연결된다 (그림 3).
그림 3: 3D 기술은 칩렛을 수직으로 쌓아 인터커넥트 길이를 줄이고 성능을 향상시킨다. (출처: UCIe Consortium Specification, 사용 허가됨)
적층은 인터커넥트 거리를 줄이므로 더 높은 성능, 더 짧은 지연 시간, 더 나은 전력 효율을 가능하게 한다. 그러나 수직 다이에 걸쳐 열을 발산하기가 더 어려워지기 때문에 적층은 열 관리 문제를 야기한다. 이러한 과제에도 불구하고 3D 칩렛은 엣지 디바이스, 저전력 컴퓨팅 모듈, 모바일 및 증강 현실/가상 현실(AR/VR) 시스템과 같은 콤팩트한 고성능 애플리케이션에서 견인력을 얻고 있다.
맺음말
모놀리식 SoC 설계가 한계에 직면함에 따라 칩렛은 실용적인 발전 경로를 제공한다. 서로 다른 공정에 최적화된 다이를 더 나은 수율로 결합하는 동시에 모듈식 개발을 지원하는 기능은 더 복잡해진 시스템 요구 사항에 적합하게 만든다. 이러한 수요가 지속적으로 증가함에 따라 칩렛은 차세대 반도체 시스템의 핵심 기반 요소로 자리 잡고 있다.
출처
[1]https://www.uciexpress.org/specifications
저자 소개
알리스테어 위닝(Alistair Winning)은 1997년에 웨스트 스코틀랜드 대학에서 전자 시스템 Profile Photo of Alistair Winning학사학위를 취득하고, 이후로 일렉트로닉스 미디어 분야에 종사하면서 마케팅, PR, 저널리즘 직책을 거쳤다. 그 동안에 Electronics Engineering, Embedded Systems Europe, EENews Embedded, Technology First, Electronic Product Design and Test, Panel Building and Systems Integration 등의 잡지에서 편집자를 역임했다. 현재는 Power Systems Design의 유럽 편집자 및 일렉트로닉스 및 엔지니어링을 전문으로 하는 프리랜스 기고가로 일하고 있다.